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西門子數(shù)字化工業(yè)軟件近日推出 Tessent™ RTL Pro 創(chuàng)新軟件解決方案，旨在幫助集成電路 (IC) 設(shè)計(jì)團(tuán)隊(duì)簡(jiǎn)化和加速下一代設(shè)計(jì)的關(guān)鍵可測(cè)試性設(shè)計(jì) (DFT) 任務(wù)。

隨著 IC 設(shè)計(jì)規(guī)模不斷增大、復(fù)雜性持續(xù)增長，工程師需要在設(shè)計(jì)早期階段發(fā)現(xiàn)并解決可測(cè)試性問題，西門子的 Tessent 軟件可以在設(shè)計(jì)流程早期階段分析和插入大多數(shù) DFT 邏輯，執(zhí)行快速綜合，運(yùn)行 ATPG（自動(dòng)測(cè)試向量生成），以發(fā)現(xiàn)和解決異常模塊并采取適當(dāng)?shù)拇胧瑵M足客戶不斷增長的需求。

Tessent RTL Pro 進(jìn)一步擴(kuò)展了 Tessent 產(chǎn)品組合的設(shè)計(jì)編輯功能，可在設(shè)計(jì)流程早期自動(dòng)完成測(cè)試點(diǎn)、封裝器單元和 X-bounding 邏輯的分析和插入，有助于客戶縮短設(shè)計(jì)周期，改進(jìn)設(shè)計(jì)的可測(cè)試性。與其他解決方案不同，Tessent RTL Pro 可處理復(fù)雜的 Verilog 和 SystemVerilog 結(jié)構(gòu)，同時(shí)保持原始 RTL 設(shè)計(jì)的風(fēng)格。

半導(dǎo)體公司 Renesas 目前已采用 Tessent RTL Pro 來推進(jìn)其“左移” (Shift-left) 工作。Renesas Electronics Corporation 共享研發(fā) EDA 業(yè)務(wù)部數(shù)字設(shè)計(jì)技術(shù)部門資深 EDA 主任工程師 Tatsuya Saito 表示：“使用 Tessent RTL Pro 進(jìn)行下一代汽車半導(dǎo)體設(shè)計(jì)，能夠幫助 Renesas 延續(xù)左移策略，減少傳統(tǒng)設(shè)計(jì)流程的迭代次數(shù)，我們現(xiàn)在不僅可以完成這個(gè)既定目標(biāo)，同時(shí)還能保持一流的覆蓋率和向量數(shù)量，為后端和驗(yàn)證團(tuán)隊(duì)提供包含 Tessent IP（包括 RTL 中的 VersaPoint 測(cè)試點(diǎn)）的相同完整設(shè)計(jì)視圖，這對(duì) Renesas 提升競(jìng)爭(zhēng)力而言至關(guān)重要。”

新解決方案與西門子 Tessent DFT 工具配合使用能夠?qū)崿F(xiàn)先進(jìn)功能，Tessent RTL Pro 能夠分析 RTL 復(fù)雜性及其對(duì)測(cè)試點(diǎn)插入的適應(yīng)性，從而評(píng)估是否能夠高效地編輯用戶的 RTL 結(jié)構(gòu)，這是在整個(gè)設(shè)計(jì)過程中添加測(cè)試點(diǎn)時(shí)的一個(gè)關(guān)鍵因素，能夠幫助用戶縮短設(shè)計(jì)周期，加快產(chǎn)品上市速度。

在綜合之前添加 DFT 邏輯時(shí)，Tessent RTL Pro 的“左移”功能有助于增強(qiáng)第三方工具優(yōu)化面積和時(shí)序的能力，在門級(jí)電路中只需執(zhí)行掃描鏈插入。設(shè)計(jì)插入在 RTL 開發(fā)階段進(jìn)行，利用 RTL 輸出，實(shí)現(xiàn)與第三方綜合和驗(yàn)證軟件的無縫集成。此外，RTL Pro 生成的設(shè)計(jì)文件可與任何下游的綜合或驗(yàn)證流程配合使用，而無需封閉流程。

西門子數(shù)字化工業(yè)軟件 Tessent 部門副總裁兼總經(jīng)理 Ankur Gupta 表示：“Tessent RTL Pro 繼續(xù)履行西門子的使命，為芯片設(shè)計(jì)人員和 DFT 工程師提供業(yè)界領(lǐng)先的解決方案，用于其設(shè)計(jì)流程。由于能夠在設(shè)計(jì)的 RTL 階段中分析和插入封裝器單元、X-bounding 邏輯和 VersaPoint 測(cè)試點(diǎn)，客戶現(xiàn)在可以顯著提高其設(shè)計(jì)的可測(cè)試性，從而進(jìn)一步推進(jìn)其左移計(jì)劃。”